News Dritte Generation Ryzen ("Matisse") kommt am 7. Juli ab 199 US-Dollar

pipin

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AMD wird am 7. Juli fünf Modelle der dritten Generation Ryzen (“Matisse”) auf den Markt bringen. Den Ryzen 5 3600, Ryzen 5 3600X , Ryzen 7 3700X, Ryzen 7 3800X und Ryzen 9 3900X. Auf der Computex Keynote wurden erste Performance-Angaben gemacht. Demnach erreichen die neuen Prozessoren auf Basis von Zen 2 bei der IPC (Instructions per Cycle) ein Plus von 15 Prozent.
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TNT

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https://www.globenewswire.com/news-...ership-Products-at-Computex-2019-Keynote.html

Da kommen noch mehr am 7/7.. oder !?

TNT

3rd Gen AMD Ryzen Desktop Processor Line-up and Availability

Model Cores/
Threads TDP7 (Watts) Boost/Base Freq. (GHz) Total Cache (MB) PCIe 4.0 Lanes (processor+AMD X570) SEP8 (USD) Expected Availability
Ryzen™ 9 3900X CPU 12/24 105W 4.6/3.8 70 40 $ 499 July 7, 2019
Ryzen™ 7 3800X CPU 8/16 105W 4.5/3.9 36 40 $ 399 July 7, 2019
Ryzen™ 7 3700X CPU 8/16 65W 4.4/3.6 36 40 $ 329 July 7, 2019
Ryzen™ 5 3600X CPU 6/12 95W 4.4/3.8 35 40 $ 249 July 7, 2019
Ryzen™ 5 3600 CPU 6/12 65W 4.2/3.6 35 40 $ 199 July 7, 2019
 

pipin

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Danke. Hatte die Pressemitteilung noch nicht gesehen.

Mehr Kaffee. ;)
 

Oi!Olli

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Ich hoffe ja, dass die Priese bis Veröffentlichung noch sinken.
 

Berniyh

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Ähm. Wieso heißt denn die 65 W Variante des Achtkern-Prozessors 3700X und nicht 3700 wie bisher? Das X war doch die Bezeichnung für die auf Performance ausgerichteten Modelle, die ohne X die Effizienz-Varianten *kopfkratz
Weil man wahrscheinlich kein zusätzliches 8 Core Modell darunter einführen wollte.
Wenn du nun die Wahl hast, ob du das einzige 3700er Modell mit oder ohne X bezeichnest ...
Dann verstehe ich nicht, weshalb sie den Vollausbau mit 16 Kernen nicht anbieten, meinentwegen mit ordentlich Aufpreis. Um den Threadripper nicht zu kanibalisieren? *noahnung*
Weil man aktuell nicht muss und die vollständigen 8 Core Chiplets sehr gut für Rome gebrauchen kann.
Die 16 Core Variante kommt dann einfach ein bisschen später, so kann man im Herbst noch mal nachlegen.
 

Nero24

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Weil man wahrscheinlich kein zusätzliches 8 Core Modell darunter einführen wollte.
Wenn du nun die Wahl hast, ob du das einzige 3700er Modell mit oder ohne X bezeichnest ...
Naja, er hat schon recht. Es macht das bisher eigentlich recht logische Bezeichnungskonzept inkonsistent. Aber egal: Der 3700X wird vermutlich meiner ;D
 

MusicIsMyLife

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Ich bin gespannt, wie sich der 12-Kerner mit Dual-Channel so schlagen wird. Wenn der Rest der "Umwelt" mit PCIe 4.0 angebunden wird, könnte ich mir in puncto RAM schnell einen Flaschenhals vorstellen. Da er zudem den Design-Nachteil der TR4-Plattform in Form von zwei Dies übernimmt, bin ich insbesondere auf das Abschneiden dieser CPU gespannt.
 

Nero24

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Da er zudem den Design-Nachteil der TR4-Plattform in Form von zwei Dies übernimmt,
Nur teilweise. Bei Threadripper sitzen ja zwei der vier Memory-Kanäle im anderen Die, je nach Modell haben zwei weitere Dies gar keinen eigenen Memory-Controller *chatt*

Bei Zen 2 dagegen sitzt ein einziger Memory-Controller (mit zwei Kanälen) im I/O-Chip. Das heißt, die Speicheranforderung kommt immer von extern.

Ein Teilproblem erbt die CPU aber trotzdem von Threadripper: wenn Daten aus dem Cache des anderen Die angefordert werden müssen, wobei hier denke ich einzig L1 und L2 betroffen sind. Als Victim-Caches dürfte ein Kern aus Die1 gar nicht auf den L3-Cache in Die2 zugreifen können. War es nicht so, dass selbst ein CCX eines Dies nicht auf die fremde L3-Cache-Hälfte zugreifen kann?
 
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Spannend wirds allemale. Der IF soll ja ordentlich verbreitert worden sein, sodass mehr Durchsatz möglich ist. Zum anderen gibts ja jetzt einen DRAM/IF-Teiler, der dann hoffendlich auch höhere RAM-Taktraten ermöglicht.
 

MusicIsMyLife

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Nur teilweise. Bei Threadripper sitzen ja zwei der vier Memory-Kanäle im anderen Die, je nach Modell haben zwei weitere Dies gar keinen eigenen Memory-Controller *chatt*

Bei Zen 2 dagegen sitzt ein einziger Memory-Controller (mit zwei Kanälen) im I/O-Chip. Das heißt, die Speicheranforderung kommt immer von extern.

Ein Teilproblem erbt die CPU aber trotzdem von Threadripper: wenn Daten aus dem Cache des anderen Die angefordert werden müssen, wobei hier denke ich einzig L1 und L2 betroffen sind. Als Victim-Caches dürfte ein Kern aus Die1 gar nicht auf den L3-Cache in Die2 zugreifen können. War es nicht so, dass selbst ein CCX eines Dies nicht auf die fremde L3-Cache-Hälfte zugreifen kann?

Mir gehts bei der Aussage weniger um die Anbindung (da hast du natürlich völlig recht) sondern eher um die verfügbare Bandbreite für die Anzahl der Kerne.

Andererseits hat der 12-Kerner mit Dual-Channel damit ungefähr die gleiche Bandbreite zur Verfügung wie ein aktueller 2970WX mit Quad-Channel und sogar etwas mehr (und besser "aufgeteilt") als ein 2990WX. Insofern wird das schon grundsätzlich funktionieren, ich könnte mir da halt eine kleine "Schwachstelle" vorstellen.

Bin jedenfalls gespannt. :)
 

Nero24

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Ach so, ich dachte Du beziehst Dich auf die NUMA-Nodes :-[ Lassen wir uns überraschen ;D
 

Opteron

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Ähm. Wieso heißt denn die 65 W Variante des Achtkern-Prozessors 3700X und nicht 3700 wie bisher? Das X war doch die Bezeichnung für die auf Performance ausgerichteten Modelle, die ohne X die Effizienz-Varianten *kopfkratz
Das X stand doch für nen größeren Spielraum der automatischen OC-Funktion XFR bei Verwendung von High-End-Kühlern. Wenn das jetzt auch beim 65W-Modell steht, kann der Chip halt genauso gut übertakten wie der große Bruder. Könnte eventuell mit 7nm zusammenhängen, da hat man möglicherweise mehr Spielraum.
Ich bin gespannt, wie sich der 12-Kerner mit Dual-Channel so schlagen wird. Wenn der Rest der "Umwelt" mit PCIe 4.0 angebunden wird, könnte ich mir in puncto RAM schnell einen Flaschenhals vorstellen. Da er zudem den Design-Nachteil der TR4-Plattform in Form von zwei Dies übernimmt, bin ich insbesondere auf das Abschneiden dieser CPU gespannt.
Tja, das wird sicher die High-End-RAM-Hersteller freuen ;) Allerdings darf man auch nicht vergessen, dass AMD a) den L3-Cache verdoppelt hat und b) beim 12-Kerner ein Kern pro CPU-Die deaktiviert ist. Jeweils 3 Kerne haben also 32 MB L3 zur Verfügung, da wird man sicher Einiges abpuffern können.

Zu Ryzens3 L1-Größe gabs noch nichts, oder?
 

Opteron

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Ein Teilproblem erbt die CPU aber trotzdem von Threadripper: wenn Daten aus dem Cache des anderen Die angefordert werden müssen, wobei hier denke ich einzig L1 und L2 betroffen sind. Als Victim-Caches dürfte ein Kern aus Die1 gar nicht auf den L3-Cache in Die2 zugreifen können. War es nicht so, dass selbst ein CCX eines Dies nicht auf die fremde L3-Cache-Hälfte zugreifen kann?
Wenn ich mich recht erinnere ging das, aber langsam. Bilde mir auch ein irgendwo mal was gelesen/gehört zu haben, dass das mit Zen3 besser werden sollte .. warten wir es mal ab.
 

Berniyh

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Naja, er hat schon recht. Es macht das bisher eigentlich recht logische Bezeichnungskonzept inkonsistent. Aber egal: Der 3700X wird vermutlich meiner ;D
Ach komm, als wenn sich irgendwelche Marketingfuzzies für Konsistenz interessieren würden.
Zumal noch bei AMD. *chatt*

Oder habt ihr schon die vielen "konsistenten" Produktbezeichnungen der letzten Jahrzehnte vergessen? *kopfkratz

--- Update ---

Spannend wirds allemale. Der IF soll ja ordentlich verbreitert worden sein, sodass mehr Durchsatz möglich ist. Zum anderen gibts ja jetzt einen DRAM/IF-Teiler, der dann hoffendlich auch höhere RAM-Taktraten ermöglicht.
Durchsatz ist vermutlich nicht das wirkliche Problem, sondern vielmehr die Latenz.

Genau da gab es aber auch schon Spekulationen und Gerüchte, dass AMD hier deutlich nachgebessert hat.
Wie es dann in der Realität aussieht muss man abwarten.
und b) beim 12-Kerner ein Kern pro CPU-Die deaktiviert ist.
Du meinst 2 Kerne, oder?
Zudem gab es hier auch Spekulationen, dass es 6 Core Chiplets gibt. Ob das stimmt? *noahnung*
 

HalbeHälfte

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Mit +25% IPC als i9 (?) muß ich mal neidlos zugeben, daß die 65W Modelle fetzen. Cutress auf Anand schreibt, die Spezifikationen dieser 65W Modelle haben ihm regelrecht einen Schock verpasst :) "Mainstream Madness: Ryzen 7 at 65W" usw. usw. ;)

Ich persönlich bin aber zu blöd dafür das zu schnallen, aus welchen Gründen genau, es bei 3700X und 3800X, 65W zu 105W steht. Genausowenig warum 3600X und 3700X in 95W zu 65W ausging. Check ich nicht.
 
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eratte

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Mal schauen wie es beim Übertaktungsspielraum aussieht, ggf liegt da der Unterschied.
 

WindHund

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Ähm. Wieso heißt denn die 65 W Variante des Achtkern-Prozessors 3700X und nicht 3700 wie bisher? Das X war doch die Bezeichnung für die auf Performance ausgerichteten Modelle, die ohne X die Effizienz-Varianten *kopfkratz Für den 12-Kerner müssen sie zwei Rechen-Chiplets verbauen. Dann verstehe ich nicht, weshalb sie den Vollausbau mit 16 Kernen nicht anbieten, meinentwegen mit ordentlich Aufpreis. Um den Threadripper nicht zu kanibalisieren? *noahnung*
Hallo Marrrrtin,
das X am Ende der Modell Nummer bestimmt ob die CPU XFR (ExtendedFrequencyRange) benutzt.
Die 65W CPU erhält demnach auch ein Kühlungs Abhängiges Takt +.
Das spricht m.M. nach Effizienz wenn das bei 65W auch der Fall ist.

12 Kerne wirklich wegen dem Dual Channel Speicher.
Dann wäre das geleakte Modell ein Threadripper mit 16 Kerne.

Schön das sich die 15% bewahrheitet haben, Lisa hat das schon einmal erwähnt in einem Live Stream vor ein paar Wochen, das wurde aber nirgends sonst erwähnt.

*clap*
 

Crashtest

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Ich hoffe die OPNs sind nur vorläufig!

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Darauf freu ich mich schon...
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Du meinst 2 Kerne, oder?
Äh ja klar, sorry ein Kern pro Quad-Cluster ;)
Zudem gab es hier auch Spekulationen, dass es 6 Core Chiplets gibt. Ob das stimmt? *noahnung*
Ne glaub ich nicht, da wäre man doof, da der 7nm Prozess taufrisch ist und entsprechend schlecht läuft. Je kleiner desto besser. Außerdem hat man am Kern etwas geändert, da will man keine andere Baustelle in Form von XBar-Änderungen. Alles eins nach dem Anderen - wenn überhaupt.

Ich geh deshalb vom üblichen 8core-Ansatz aus. Möglicherweise bleibt es aus Platzgründen deshalb auch bei nur 16MB L3-Cache in 7nm und die restlichen 16 MB sind im billigen 14nm-I/O-Die als L4 ausgelagert. AMD schreibt ja nur von "total Cache". Wenn man ein extra IO-Die hat, bietet sich das eigentlich an. Ein größerer L3 hätte auch wieder ne größere Latenz. Besser man shrinkt die aktuellen 2x8MB und verbessert deren Zugriffszeit. Weiterer Vorteil: Für den L4-Cache recycelt man einfach das alte L3-Design des 14nm Zen-Designs. Motto: Keep it simple ;)
 

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Ne glaub ich nicht, da wäre man doof, da der 7nm Prozess taufrisch ist und entsprechend schlecht läuft. Je kleiner desto besser. Außerdem hat man am Kern etwas geändert, da will man keine andere Baustelle in Form von XBar-Änderungen. Alles eins nach dem Anderen - wenn überhaupt.
Stimmt schon, aber man könnte auch argumentieren, dass 6C Chiplets kleiner wären und man dann pro Wafer mehr rausbekommt.

Generell ist der Punkt aber schon wichtig, denn es könnte auch (neben den anderen Gründen) die Abwesenheit des 16C R9 erklären, evtl. hat man einfach nicht genügend intakte und gut taktbare Chiplets um die CPU aktuell zu einem vernünftigen Preis anbieten zu können.
Zumal man ja einen nicht gerade geringen Anteil der Chiplets auch für Rome benötigt, da die 64C Variante dort sicher auch gefragt sein wird.
 

Nero24

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Möglicherweise bleibt es aus Platzgründen deshalb auch bei nur 16MB L3-Cache in 7nm und die restlichen 16 MB sind im billigen 14nm-I/O-Die als L4 ausgelagert. AMD schreibt ja nur von "total Cache". Wenn man ein extra IO-Die hat, bietet sich das eigentlich an.
Daran glaube ich (mittlerweile) nicht mehr. Sofern der geleakte Benchmark...
https://www.planet3dnow.de/vbulleti...-Zen2-Benchmark-Analyse?p=5242340#post5242340
...kein Fake ist, müsste man die vierte Cachestufe in Form einer zusätzlichen Stufe im Latenzverlauf sehen. Tut man aber nicht *noahnung*
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Berniyh

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Daran glaube ich (mittlerweile) nicht mehr. Sofern der geleakte Benchmark...
https://www.planet3dnow.de/vbulleti...-Zen2-Benchmark-Analyse?p=5242340#post5242340
...kein Fake ist, müsste man die vierte Cachestufe in Form einer zusätzlichen Stufe im Latenzverlauf sehen. Tut man aber nicht *noahnung*
Es gibt einen viel simpleren Grund, weshalb das unwahrscheinlich ist:
der Gesamtcache steigt zwischen R7 und R9 um einen Faktor 2 an*, genauso wie die Anzahl der Chiplets (1->2).
Entsprechend scheint der Cache also im Chiplet zu sein, da ja angeblich das IO Die gleich bleibt.
Wäre Cache im IO Die, dann würde man hier einen Faktor 1.5 oder so erwarten.
100%ige Sicherheit gibt das natürlich auch nicht, denn rein theoretisch könnte AMD ja auch Cache im IO Die für den R7 deaktivieren, nur … warum sollte man das tun?

*von den Werten her passt es mit einem Faktor 2 nicht komplett, aber ich denke hier wurde irgendwie gerundet, denn die 35 MB (R5) auf 36 MB (R6) machen ja auch nicht so viel Sinn.
 

Nero24

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Es gibt einen viel simpleren Grund, weshalb das unwahrscheinlich ist:
der Gesamtcache steigt zwischen R7 und R9 um einen Faktor 2 an*, genauso wie die Anzahl der Chiplets (1->2).
Entsprechend scheint der Cache also im Chiplet zu sein, da ja angeblich das IO Die gleich bleibt.
Wäre Cache im IO Die, dann würde man hier einen Faktor 1.5 oder so erwarten.
Da hast Du vollkommen recht, das ist ein zweiter, ziemlich guter Indikator :)
*von den Werten her passt es mit einem Faktor 2 nicht komplett, aber ich denke hier wurde irgendwie gerundet, denn die 35 MB (R5) auf 36 MB (R6) machen ja auch nicht so viel Sinn.
Doch, das tun sie, denn AMD hat wie üblich die Addition aus L2-Cache und L3-Cache angegeben (und den L1-Cache unterschlagen). Demnach:

Ryzen 5: 6x 0,5 MiB L2-Cache + 32 MiB L3-Cache = 35 MiB Gesamt-Cache
Ryzen 7: 8x 0,5 MiB L2-Cache + 32 MiB L3-Cache = 36 MiB Gesamt-Cache
 
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